Credo di aver "trovato" la differenza fondamentale tra ddr4 e ddr5 lato memory controller.
Mentre il memory controller delle ddr4 emette un comando ogni clock, il controller delle ddr5 ne emette 2 ogni clock.
Cioè, con le DDR4 a 3600Mts il controller sta a 1800Mhz, quindi con un ordine potenziale ogni clock fanno 1800M di istruzioni al secondo.
Con le DDR5 a 7200Mts il controller sta a 1800Mhz (Mclk 3600Mhz diviso due), ma può emettere 2 ordini per clock quindi fino a 3600M di istruzioni per secondo. (o meglio "occasioni di istruzione" perché poi ci sono i vari timings ad impedire che si saturino tutte le "occasioni" ovviamente).
Quindi se anche viaggiano più o meno sulle stesse frequenze, i controller delle ddr5 possono inviare il doppio di istruzioni a parità di clock.
Come mai ?
Mi verrebbe da pensare che i due comandi per clock siano proprio uno per ciascuno dei due sotto-canali presenti in ogni kit e che senza di loro sarebbe impossibile far gestire due comandi per clock ad un solo canale. Questa è l'unica cosa che sino ad ora ne giustificherebbe la necessità (almeno che ho visto io).