UFFICIALE AMD Ryzen Zen 3: famiglia Ryzen 5000 "Vermeer"

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AMD Ryzen 5000 / ZEN 3, nome in codice VERMEER


Potrebbero-debuttare-anche-le-CPU-AMD-desktop-Zen-3-Ryzen-4000-con-10-core-1024x563.jpg

Ultimo aggiornamento: 16/10/2020
L'8 Ottobre 2020 AMD ha presentato le nuove CPU Ryzen 5000 (nome in codice Vermeer) basate su architettura ZEN 3. Contestualmente, è stato dato un "assaggio" della nuova famiglia di GPU RX-6000 che, a detta del CEO di AMD Lisa Su, insieme ai Ryzen 5000 costituirebbe la miglior piattaforma da gioco possibile. Di seguito il video della presentazione:


Cosa c'era prima

L'architettura Zen 2 (famiglia Ryzen 3000) ha segnato un passo in avanti in termini di potenza ed efficienza delle CPU di AMD, sia nel mercato consumer che server, dove vantano un miglior rapporto prezzo/prestazioni rispetto ai microprocessori Intel. Per le prestazioni "top" però le cose cambiano: quando i muscoli contano, Intel è ancora in vantaggio poiché le sue CPU hanno un IPC migliore. Ricordiamo che l'IPC (Instructions Per Cycle) è il numero di istruzioni eseguite dalla CPU per ogni ciclo di clock. Per colmare il gap (e strappare ad Intel lo scettro delle prestazioni), AMD ha lavorato sull'architettura ZEN 3 al fine di migliorare l'IPC in modo sostanziale.

Famiglia Ryzen 5000 / ZEN 3

I nuovi Ryzen 5000 / ZEN 3 fanno segnare un +19% di IPC rispetto alle CPU Ryzen 3000 / Zen 2. Ciò, insieme agli altri miglioramenti architetturali, si tradurrebbe in media in un +26% di prestazioni (medie) in gaming: aspettiamo benchmark indipendenti per averne la certezza ma, se fosse confermato, si tratta di un miglioramento impressionante. Le CPU sono fabbricate con un processo produttivo 7nm+ EUV (un miglioramento dell'attuale 7nm).

Le architettuture Zen 2/3 usano un approccio modulare, detto MCM (Multi Chip Module) o anche Chiplet Design.
  • CPU Complex (CCX): è un modulo con alcuni core di calcolo assemblati tra loro in un unico gruppo più una memoria cache L3 di tipo condiviso.
  • Core Chiplet Die (CCD): strato di materiale semiconduttore (contenente circuiti elettronici) su cui trovano posto uno o più CCX. CCX/CCD cono realizzati con il processo produttivo più performante, in questo caso 7nm/7nm+ EUV.
  • IO/Die: è un altro tipo di chip, che contiene tutti i controller per gestire l'input/output del microprocessore (controller della memoria, del PCI Express ecc.). L'I/O Die è realizzato con un processo produttivo meno estremo (12nm per Zen 2).
  • Infinity Fabric: interfaccia di comunicazione ad alta velocità CCX-CCX (sullo stesso CCD), tra CCD e IO/die sullo stesso chiplet, ed infine tra più CCD (tra chiplet diversi). Ne esistono versioni via via più performanti (Infinity Fabric 2 per Zen 2, Infinity Fabric 3 per Zen 3).
  • Simultaneous Multi-Threading (SMT), l'equivalente dell'Hyper-Threading (HT) di Intel, che consente a ciascun core di calcolo di eseguire 2 thread simultaneamente.
L'architettura interna ha subito dei cambiamenti sostanziali:
  • i Ryzen 3000 / Zen 2 si basano su CCX a 4 core e 16 MiB di cache L3, accoppiato a un secondo CCX per formare un chiplet ad 8 core con SMT (da notare che in questo caso la cache totale è 32 MiB per CCD suddivisa in 16 MiB per CCX).
  • I Ryzen Zen 3 continueranno ad utilizzare l'approccio MCM ma ciascun CCD ospiterà un solo CCX costituito da 8 core di calcolo con SMT e cache unificata da 32 MiB. La fusione di 8 CCX su un unico CCD e la cache unificata comporteranno minore latenza delle comunicazioni tra sia tra singoli core sullo stesso CCX che tra CCD diversi (poiché c'è un livello in meno da superare nella catena di comunicazione).
  • Miglioramento dei meccanismi di branch prediction, del "motore" di esecuzione delle istruzioni, cache micro-op, prefetching della cache
  • I miglioramenti architetturali uniti al processo produttivo più evoluto, consentiranno una migliore efficienza energetica e frequenze di funzionamento superiori. Durante la presentazione Mark Papermaster (CTO e vicepresidente esecutivo) ha affermato che le prestazioni per Watt del Ryzen 5800X sono 2,8 volte più efficienti di quelle dell'Intel i9-10900K (e 2,4 volte migliori rispetto al precedente Ryzen 3900X).

Disponibilità dei Ryzen 5000


A partire dal 5 Novembre 2020.

Gamma ZEN 3 per desktop

Modello e link Amazon |Core/Thread |Base-Boost Clock |TDP (W) |L2+L3 cache |Dissipatore |AMD-web
AMD Ryzen 9 5950X 16 / 32 3,4 - 4,9 GHz 105 W 8+64 MiB no specifiche
AMD Ryzen 9 5900X 12 / 24 3,7 - 4,8 GHz 105 W 6+64 MiB no specifiche
AMD Ryzen 7 5800X 8 / 16 3,8 - 4,8 GHz 105 W 4+32 MiB no specifiche
AMD Ryzen 5 5600X 6 / 12 3,7 - 4,6 GHz 65 W 3+32 MiB Wraith Stealth specifiche
AMD Ryzen 5 5600 6 / 12 3,5 - 4,4 GHz 65 W 3+32 MiB nd specifiche
AMD Ryzen 5 5300X 4 / 8 3,9 - 4,5 GHz 65 W nd nd specifiche
AMD Ryzen 5 5100 4 / 8 3,7 - 4,1 GHz 65 W nd nd specifiche

Per quanto riguarda le prestazioni eccon quanto afferma AMD:
  • Ryzen 9 5950X è tra il +5% ed il +27% più veloce rispetto al Ryzen 9 3900X.
  • Ryzen 9 5900X offre un incremento di prestazioni compreso tra il +5 % ed il +50% rispetto al Ryzen 9 3900X. A seconda del gioco, è tra il -3% (quindi più lento) ed il +21% (più veloce) dell'Intel Core i9-10900K.
  • Ryzen 7 5800X offre fino ad un +11% di prestazioni dell'Intel Core i7-10700K ma costa 40$ in più.
  • Ryzen 5 5600X è tra il +11% ed il +19% più veloce dell'intel Core i5-10600K (allo stesso prezzo negli USA).
Al momento la versione top delle CPU è la più veloce in ogni ambito di applicazioni, dal gaming alla creazione di contenuti.

COMMENTO
Come utenti possiamo solo essere felici di avere a disposizione di avere a disposizione queste nuove CPU e bisogna dare atto ad AMD di aver fatto davvero un ottimo lavoro. Intel è stata superata (e questo è un merito enorme), ma non messa all'angolo: sul fronte delle frequenze massime neanche questa volta AMD riesce ad infrangere la barriera psicologica dei 5 GHz in boost-clock, contrariamente a quanto già fatto da Intel. A fine Marzo 2021 arriveranno le CPU Intel di 11° generazione che, seppur con un processo produttivo più vecchio, pare che offriranno un incremento dell'IPS del 20% e tutta una serie di migliorie (frequenze boost comprese): lo scettro delle prestazioni in gaming di AMD è destinato a durare meno di un semestre, mentre sul fronte multithreading AMD rimane in vantaggio. Ne vedremo delle belle, stay tuned!

Supporto di schede madri e chipset per CPU Ryzen 5000 / ZEN 3

La nuova gen Ryzen ZEN 3 è supportata dalle motherboard basate su chipset di famiglia 500 e, con diverse limitazioni, ad alcune motherboard con chipset di famiglia 400. Al momento AMD non ha in programma una nuova generazione di chipset.

Il socket AM4 ospiterà le nuove CPU ma questo dovrebbe decretarne il "canto del cigno", in quanto per le generazioni di CPU successive (Zen 4) verrà introdotto un nuovo socket (al momento chiamato AM5, nome che potrebbe non essere quello definitivo).

Nella seguente discussione parliamo di supporto dei chipset alle nuove CPU e manteniamo una lista delle schede madri compatibili con i microprocessori AMD Ryzen 5000 / ZEN 3:

Quale GPU abbinare alle cuove CPU?

Non c'è alcun dubbio, CPU di questa potenza sono l'ideale per rifornire di dati le GPU di nuova generazione. Vi rimando alle discussioni specifiche:
Questo 3d verrà aggiornato quando ulteriori informazioni saranno disponibili.

Come sempre che la forza sia con voi
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direi tanta roba solo per questo, anche se non capisco come l'unificazione della cache possa diminuire la latenza 🤔
 
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direi tanta roba solo per questo, anche se non capisco come l'unificazione della cache possa diminuire la latenza 🤔
Penso che il discorso sia questo: avendo più cache l3 disponibile per core, diminuisce l' accesso alla ram che ha una latenza ovviamente più elevata.
Il vero discorso legato alla latenza riguarda invece l' infinity fabric che dovrebbe fare un grande salto di frequenza passando dai 12nm ai 7nm. Poi bisognerà vedere se cambierà qualcosa nella topologia.
 
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Penso che il discorso sia questo: avendo più cache l3 disponibile per core, diminuisce l' accesso alla ram che ha una latenza ovviamente più elevata.
Il vero discorso legato alla latenza riguarda invece l' infinity fabric che dovrebbe fare un grande salto di frequenza passando dai 12nm ai 7nm. Poi bisognerà vedere se cambierà qualcosa nella topologia.
perdonami per l'ignoranza, ma in che senso "topologia"? anche l'Infinity Fabric ha un suo processo produttivo?
 

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perdonami per l'ignoranza, ma in che senso "topologia"? anche l'Infinity Fabric ha un suo processo produttivo?
La struttura del processore. Zen2 ha diversi chiplet da 6/8 core ed uno centrale ( è fisicamente centrale solo nei threadripper e negli Epyc, centrale come funzionalità), chiamato I/O controller die, che condensa l' infinity fabric controller, il memory controller, quello per le linee pci-ex e le usb native.
Quest' ultimo chip sfrutta un processo produttivo differente ( GlobalFoundries 12nm) rispetto ai core (7nm TMSC).

Non abbiamo ancora la certezza che Zen3 ricalcherà questa struttura. Basti solo pensare a Zen/Zen+ che avevano una topologia totalmente diversa.
 
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giusto per avere le idee chiare, quello più basso è l'I/O controller die, mentre i due sopra sono i due chiplet che contengono i core, fabbricati a 7 nm da TSMC. Giusto (questo credo sia un 3900X, non so)?
 

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non capisco come l'unificazione della cache possa diminuire la latenza
guarda l'immagine ZEN-2 che hai postato, in alto i 2 CCX messi sul CCD, chiamiamoli CCX-sinistro e CCX-destro.
Ogni core possiede cache L1 ed L2 (ad uso proprio) mentre, per accedere a dati elaborati da un altro core deve cercarseli nella L3 condivisa. Questo processo è efficiente quando i core che devono scambiarsi i dati sono sullo stesso CCX.
Ora immagina che il core-0 del CCX-sinistro abbia bisogno di determinati dati elaborati da un altro core e supponi che essi siano nel CCX destro: cosa succede? Detto in modo semplificato:
  • prima viene fatto un accesso alla cache L3 del CCX-sinistro, ma i dati non ci sono (cache-miss);
  • essendo prevista la comunicazione tra CCX per mezzo di Infinity Fabric, si "esce" dal CCX-sinistro e si vanno a cercare nella cache L3 del CCX-destro (se non fossero neanche qui i dati vanno cercati in RAM). Onestamente non so se è proprio così che succede o se si risale direttamente la gerarchia della memoria andando direttamente in RAM (senza passare per la cache L3 dell'altro CCX), ma il succo è che il cache-miss provoca il ritardo;
  • in pratica ZEN-3 avendo CCX ad 8 core, evita il primo cache-miss trovando direttamente i dati (se disponibili) nella cache unificata a 32 MiB (altrimenti si deve accedere alla RAM).
Quindi la latenza (ritardo nel reperire il dato desiderato) viene ridotta perché c'è da fare un passaggio in meno per cercare il dato necessario al prosieguo del calcolo.
 
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Perfetto, capito, grazie mille! 👍
 

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Giusto (questo credo sia un 3900X, non so)?
Quello in foto può essere un 3900x,3900xt (6+6) o 3950x (8+8). In ognuno dei 2 chiplet (CCD) possono essere attivi 6 o 8 core.

guarda l'immagine ZEN-2 che hai postato, in alto i 2 CCX messi sul CCD, chiamiamoli CCX-sinistro e CCX-destro.
Forse ho frainteso quello che hai scritto ma i 2 CCX (da 3 o 4 cores) sono all' interno dello stesso chiplet (CCD). Quindi, anche all'interno delle stesso chiplet, 2 core appartenenti a CCX diversi comunicano attraverso l'infinity fabric.

QUello che cambierà con Zen3, stando alle info filtrate fino ad ora, sarà la corrispondenza tra CCD e CCX visto che questi ultimi passeranno ad 8 cores. Quindi, come dicevi sopra, viene meno l'intervento dell' IF inter-CCD e la cache L3 è ora comune a tutti i cores nello stesso chiplet.
 
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Quello in foto può essere un 3900x,3900xt (6+6) o 3950x (8+8). In ognuno dei 2 chiplet (CCD) possono essere attivi 6 o 8 core.



Forse ho frainteso quello che hai scritto ma i 2 CCX (da 3 o 4 cores) sono all' interno dello stesso chiplet (CCD). Quindi, anche all'interno delle stesso chiplet, 2 core appartenenti a CCX diversi comunicano attraverso l'infinity fabric.

QUello che cambierà con Zen3, stando alle info filtrate fino ad ora, sarà la corrispondenza tra CCD e CCX visto che questi ultimi passeranno ad 8 cores. Quindi, come dicevi sopra, viene meno l'intervento dell' IF inter-CCD e la cache L3 è ora comune a tutti i cores nello stesso chiplet.
Scusami Ottore, puoi dirmi cos’è il “cIOD” e “32B cycle”?
Se sono OT elimino il messaggio, nel caso ditemelo voi.
Grazie in anticipo
 

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Forse ho frainteso quello che hai scritto
o forse mi sono spiegato male io, riferendomi all'immagine postata da Real Black, ma mi pare che sitamo dicendo la stessa cosa ossia:
  • 2 core sullo stesso CCX possono condividere dati attraverso la loro cache L3 condivisa;
  • 2 core su CCX differenti ma sullo stesso CCD colloquiano tra loro attraverso infinity fabric (il pezzetto che mi mancava era se un core su un CCX potesse accedere alla L3 dell'altro CCX attraverso l'IF)
  • 2 core posti su CCD differenti possono colloquiare usando l'IO/Die
  • con Zen 3 il "mattoncino" base CCX passa ad 8 core (il doppio di Zen 2) ed una cache L3 a 32 MiB condivisa da tutti i core, per cui la comunicazione tra molti core è facilitata rispetto a Zen 2
In Zen 3 quindi, un CCD includerà direttamente tutti i 6-8 core della CPU (una corrispondenza 1:1 CCX-CCD) che potranno comunicare tra loro con l'IF senza transitare per i bus dati dell'IO/Die, perlomeno questa la situazione sulle CPU desktop di uso comune che avranno 6-8 core (si vocifera anche di un chip a 10 core).
Concordiamo in tutto.
è il chiplet che ho chiamato IO/Die nella presentazione (vedi primo post)
significa che la comunicazione su un canale avviene 32 byte alla volta per ogni colpo di clock
 

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o forse mi sono spiegato male io, riferendomi all'immagine postata da Real Black, ma mi pare che sitamo dicendo la stessa cosa ossia:
  • 2 core sullo stesso CCX possono condividere dati attraverso la loro cache L3 condivisa;
  • 2 core su CCX differenti ma sullo stesso CCD colloquiano tra loro attraverso infinity fabric (il pezzetto che mi mancava era se un core su un CCX potesse accedere alla L3 dell'altro CCX attraverso l'IF)
  • 2 core posti su CCD differenti possono colloquiare usando l'IO/Die
  • con Zen 3 il "mattoncino" base CCX passa ad 8 core (il doppio di Zen 2) ed una cache L3 a 32 MiB condivisa da tutti i core, per cui la comunicazione tra molti core è facilitata rispetto a Zen 2
In Zen 3 quindi, un CCD includerà direttamente tutti i 6-8 core della CPU (una corrispondenza 1:1 CCX-CCD) che potranno comunicare tra loro con l'IF senza transitare per i bus dati dell'IO/Die, perlomeno questa la situazione sulle CPU desktop di uso comune che avranno 6-8 core (si vocifera anche di un chip a 10 core).
Concordiamo in tutto.

è il chiplet che ho chiamato IO/Die nella presentazione (vedi primo post)

significa che la comunicazione su un canale avviene 32 byte alla volta per ogni colpo di clock
capisco, grazie per le informazioni.
 

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Se dipendesse da me lascerei la nomenclatura 4000G/GE alle APU che in fondo non sono dei Zen3 ma Zen2, in pratica l'attuale serie 3000+grafica integrata, così da non creare confusione. Il marketing temo che non sia d'accordo con me.
 

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