dgcross
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In realtà è molto probabile che sia proprio dettata dal silicio più che da altri motivi, perché come giustamente detto qualche post fa statisticamente è più probabile che escano parti difettate in entrambi i CCX che non un CCX integro e l'altro completamente difettato
Certo sarebbe stato diverso se i quad core uscivano su die nativi con un solo CCX a bordo, in quel caso avresti dovuto avere un chip completamente funzionante (come lo sono gli octa ;))
L'unica cosa interessante delle configurazioni 3+3 e 2+2 è la maggior quantità di cache L3 teoricamente a disposizione, ma averne così tante con pochi core non è detto che sia necessariamente un bene, né che comporti differenze a livello prestazionale rispetto ad averne un po' meno (e non è neanche detto che non ne disabilitino alcune parti), tuttavia rimane il problema della comunicazione tra i due CCX, che può causare latenze se non ottimizzata a dovere
In ogni caso tra un mese vedremo effettivamente cosa questo comporti ;) (o anche prima se qualcuno fa dei test con gli octa disabilitando i core :asd:)
in realtà il silicio secondo me non influisce molto:
Errori --> Conf Possibili
0+0 --> 4+4, 3+3, 2+2, 4+0
1+0 --> 3+3, 2+2, 4+0
2+0 --> 2+2, 4+0
3+0 --> 4+0
1+1 --> 3+3, 2+2
1+2 --> 2+2
1+3 --> vai a Lourdes :D
Effettivamente però gli 1+2 dovrebbero essere 6 volte più frequenti dei 3+0 e si dovrebbero sommare i 2+2, ma se sono comunque rari e se il vantaggio prestazionale della configurazione 4+0 è ampio non è detto che sia da preferire il 2+2. :)