dgcross
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l'inglese lo so, è l'informatica che mi manca :)
Cmq potrei dire una caxxata, ma se ho capito bene il problema è dato dal fatto che se una metà della CPU finisce gli 8MB di L3 deve accedere agli altri 8 con una bandwidth di 22GB/s
Da questo punto di vista non potrebbe esserci un miglioramento con i 6c e 4c? Soprattutto se sui 6c tenessero 16MB di cache e se i 4c fossero dallo "stesso lato"?
Cmq potrei dire una caxxata, ma se ho capito bene il problema è dato dal fatto che se una metà della CPU finisce gli 8MB di L3 deve accedere agli altri 8 con una bandwidth di 22GB/s
Da questo punto di vista non potrebbe esserci un miglioramento con i 6c e 4c? Soprattutto se sui 6c tenessero 16MB di cache e se i 4c fossero dallo "stesso lato"?

