Ludus se mi permetti tu stai confondendo la risoluzione del bug in hardware con quella via microcode del bios...
I fatti dimostrano che ad oggi l'unica maniera per "risolvere" il problema dello step b2 è quello di disabilitare una porzione della logica del processore che gestisce la cache l3. Questa manovra però ha influenza sulle prestazioni stesse della cache e quindi di tutto il processore...
Con lo step b3 il problema verrà risolto direttamente in hardware questo eliminera il "cerotto" messo dal bios ritornando pertanto ad una funzionalità completa della cache e quindi si tornerà alle performance proprie del procio.
Ora si pensa anche che con lo step b3 vengano risolti anche altri problemi e che quindi sia possibile un aumento delle performance a pari frequenza, ma questo ovviamente è difficile da prevedere e solo gli ingegneri di AMD ne sanno qualche cosa....."forse"
Questa è la lista dei bug che affliggevano l'architettura core al suo debutto:
http://www.geek.com/images/geeknews/2006Jan/core_duo_errata__2006_01_21__full.gif
La differenza che queste info seppur trapelate dai laboratori Intel non hanno fatto lo stesso scalpore di quelle AMD
Questi invece sono quelli dello step b2 (alcuni) da notare che manca quello di cui tanto parliamo perchè molto recente e identificato con il numero 298:
57 Some Data Cache Tag Eviction Errors Are Reported As Snoop Errors
60 Single Machine Check Error May Report Overflow
77 Long Mode CALLF or JMPF May Fail To Signal GP When Callgate Descriptor is Beyond GDT/LDT Limit
178 Default RdPtrInit Value Does Not Provide Sufficient Timing Margin
244 A DIV Instruction Followed Closely By Other Divide Instructions May Yield Incorrect Results
246 Breakpoint Due to An Instruction That Has An Interrupt Shadow May Be Delivered to the Hypervisor
248 INVLPGA of A Guest Page May Not Invalidate Splintered Pages
254 Internal Resource Livelock Involving Cached TLB Reload
260 REP MOVS Instruction May Corrupt Source Address
261 Processor May Stall Entering Stop-Grant Due to Pending Data Cache Scrub
263 Incompatibility With Some DIMMs Due to DQS Duty Cycle Distortion
264 Incorrect DRAM Data Masks Asserted When DRAM Controller Data Interleaving Is Enabled
269 ITT Specification Exceeded During Power-Up Sequencing
273 Lane Select Function Is Not Available for Link BIST on 8-Bit HyperTransport™ Links In Ganged Mode
274 IDDIO Specification Exceeded During Power-Up Sequencing
278 Incorrect Memory Controller Operation In Ganged Mode
279 HyperTransport™ Link RTT and RON Specification Violations
280 Time Stamp Counter May Yield An Incorrect Value
Da notare che quelli che richiedono una disabilitazione di parte della logica del procio sono tre il 254 il 264 già corretti con i primi bios e il 298, di cui parliamo, con la patch del bios in arrivo.
Ripeto con il nuovo step b3 questi verranno correti in hardware e quindi verranno meno le disabilitazioni di parte del procio...
